Timing information for ICs is not yet available, and only TTL, 4000-series CMOS and some microprocessor (support) chips are included. For now, it is not clear how the format used can be extended to include linear ICs, as these usually require much more additional information such as a block diagram. The current file uses the PC8 character set (a.k.a. codepage 437), but can be converted to 7-bit ASCII without too much trouble (losing some niceties). As it is, it is small and simple enough to keep it in your notebook PC for when you are out in the field, it even fits in a HP100LX palmtop PC. It might be possible to create a mail-server so that it may be accessed by novice users of sci.electronics. For now, I am unable to run a mail-server on my login account, but perhaps someone will volunteer. To minimize the amount of information needed per IC, a structured format is used in the descriptions, and only features that differ from the assumptions below are indicated. Truth tables are not yet available for all ICs, simply because creating them takes a long time. The layout of the file is dictated by the fortune-cookie program I use to sort this file (alphabetically -- not by number). Anyone wanting to add this information should feel free to do so, but please to not post changed versions. Instead, mail additions to falstaff@xs4all.nl. Frank PIN IDENTIFICATION ================== General: * Missing pins have no pin number. * Unconnected pins and test pins that should be left floating have no identification. * Clock signals are identified by CLK for positive-edge triggering or /CLK for negative-edge triggering. * Reset (clear) inputs are identified by RST. * Set inputs are identified by SET. * For 3-state devices, output enables are indicated by OE. * When a pin has two modes, or selects between two operations, then the two may be separated by a slash. An inversion slash may still be present as in SH//LD for shift or load select. * Pins that have more than one function (selected by programming or the state of another pin) are indicated by both functions separated by a space. Power supply: * The main power supply is indicated by VCC. * System ground is indicated by GND. * A secondary positive power supply may be indicated by VDD. * A negative power supply is indicated by VEE. * Programming power supply (usually higher than VCC) is indicated by VPP. Gates, line drivers etc.: * Inputs are identified by letters starting from A. * Outputs are indicated by Y. Flip-flops: * Inputs are identified by J and K, or D. * Outputs are indicated by Q. Counters: * Load inputs are indicated by P followed by the counter stage number. * Outputs are indicated by Q followed by the counter stage number. Thus (assuming a binary counter) Q0 is the /2 output, Q1 the /4 output. Shift registers: * Parallel inputs or bidirectional parallel I/O pins are identified by P followed by the shifter stage number. The rightmost stage in a shift register is number 0. * Serial inputs are identified by letters starting from D (for right shift) or from L (for left shift). If more than one of either is available, the letter is followed by the shifter stage number it feeds. * Serial outputs are identified by Q, which may be followed by the shifter stage number if more than one serial output exists. * Parallel outputs are identified by Q (only if no serial outputs exist), Y (3-state outputs or output latch) or R (otherwise) followed by the shifter stage number. * Unidirectional shift registers shift to the right (towards stage 0). Multiplexers: * Inputs are identified by A followed by a number. * Outputs are indicated by Y. * Select inputs are identified by S followed by a number starting at 0, unless there is only one select input in which case only S is specified. When the S inputs are taken as a binary number, the value indicates which input is selected. Demultiplexers: * Inputs are indicated by A, preceded by a section number if more than one. * Outputs are identified by Y followed by a number. When there is more than one multiplexer section, inputs are prefixed by a number indicating to which section they belong. * Select inputs are identified by S followed by a number starting at 0, unless there is only one select input in which only S is specified. When the S inputs are taken as a binary number, the value indicates which output is selected. For noninverting demultiplexers unselected outputs are 0, for inverting demultiplexers they are 1. Analog multiplexers/demultiplexers: * Analog switches generally are bidirectional, and inputs and outputs can therefore be reversed. One side of the switch is indicated by X (optionally followed by a number), the other side is indicated by Y. * Select inputs are identified by S followed by a number starting at 0, unless there is only one select input in which only S is specified. When the S inputs are taken as a binary number, the value indicates which switch is selected. Memories: * Address inputs are indicated by A followed by the bit number, starting from 0. Multiport memories use RA or WA for separate read and write addresses, or A prefixed by the port number followed by the bit number. * Data inputs or data I/O are indicated by D followed by a number starting from 0. * Data outputs are indicated by Q followed by a number. Oscillators: * One-inverter oscillators are indicated by X0 and X1 pins, where X0 is the inverters' output and X1 is the input. If I happen not to know which is which, the pins are indicated by X1 and X2. A crystal oscillator usually requires a crystal parallel to a 10M resistor, with two small capacitors to ground; but sometimes only a crystal is needed -- most often when a 32kHz watch crystal can be used. * Two-inverter oscillators are indicated by X1 (input), X0 (middle node) and X2 (output). A crystal oscillator can then be made using X0 and X1. Sections: * When a device has several (largely) independent sections, I/O pins are prefixed by the section number, starting from 1, as in 1J or /1Q. * Multi-bit functions, such as counters or 3-state buffers have I/O pins suffixed by the bit number, usually starting from 0 (except sometimes for counters which may have some outputs missing). * The section/bit numbering is used in a different way for (de)multiplexers. TRUTH TABLES ============ For inputs, the following notations are used: 0 : logic low level 1 : logic high level X : don't care, either 0 or 1 / : rising or positive-edge clock input \ : falling or negative-edge clock input !/ : not a rising edge, either 0, 1 or \ !\ : not a falling edge, either 0, 1 or / . : 'continued', used in compressing the table For outputs, the following notations are used: 0 : logic low level 1 : logic high level Z : high impedance, either 3-state or open-collector not driving output - : no change (latched in closed state, or register value not changed) ? : undefined (although some manufacturers may define a behaviour) . : 'continued', used in compressing the table ASSUMPTIONS FOR TTL DEVICES =========================== Single/Dual Flip-flops: * The clock is positive-edge triggered. * Complementary outputs are available. Multiple flip-flops: * Only inverting or noninverting outputs are available. Synchronous counters: * The clock is positive-edge triggered. * LOAD,SET and RESET are synchronous. Asynchronous counters: * The clock is negative-edge triggered. * LOAD,SET and RESET are asynchronous. Shift registers: * The clock is positive-edge triggered. * LOAD and RESET (if available) are synchronous. ------------------------------------------------------------------------------ # 1458 Dual 741-type operational amplifiers. ÚÄÄÄÂÄÄÂÄÄÄ¿ 1OUT ³1 ÀÄÄÙ 8³ VCC -1In ³2 7³ 2OUT +1In ³3 1458 6³ -2In VEE ³4 5³ +2In ÀÄÄÄÄÄÄÄÄÄÄÙ # 1488, 75188 TTL to RS232 level shifter. The outputs are at RS-232 levels, and sometimes are connected to ground through a small capacitor (up to 470 pF) to reduce slew-rate. Note that 1B is missing (and can be taken to be 1 at all times). Usually VDD=+12 and VEE=-12. ÚÄÄÄÂÄÄÂÄÄÄ¿ ÚÄÄÄÂÄÄÄÒÄÄÄÄÄ¿ VEE ³1 ÀÄÄÙ 14³ VDD ³ A ³ B º Y ³ 1A ³2 13³ 4A ÆÍÍÍØÍÍÍÎÍÍÍÍ͵ 1Y ³3 12³ 4B ³ 0 ³ 0 º VDD ³ 2A ³4 1488 11³ 4Y ³ 0 ³ 1 º VDD ³ 2B ³5 10³ 3A ³ 1 ³ 0 º VDD ³ 2Y ³6 9³ 3B ³ 1 ³ 1 º VEE ³ GND ³7 8³ 3Y ÀÄÄÄÁÄÄÄÐÄÄÄÄÄÙ ÀÄÄÄÄÄÄÄÄÄÄÙ # 1489, 75189 RS232 to TTL level shifter. A inputs are RS232-level inputs, C inputs are response control, a TTL signal which could be used to adjust threshhold and hysteresis but is generally unnecessary and unused. It is often tied through a 300 - 470 pF capacitor to ground. ÚÄÄÄÂÄÄÂÄÄÄ¿ 1A ³1 ÀÄÄÙ 14³ VCC 1C ³2 13³ 4A 1Y ³3 12³ 4C 2A ³4 1489 11³ 4Y 2C ³5 10³ 3A 2Y ³6 9³ 3C GND ³7 8³ 3Y ÀÄÄÄÄÄÄÄÄÄÄÙ # 16550 Asynchronous serial interface controller with DMA support and 16-byte FIFOs. ÚÄÄÄÄÄÂÄÄÂÄÄÄÄÄ¿ D0 ³1 ÀÄÄÙ 40³ VCC D1 ³2 39³ /RI D2 ³3 38³ /DCD D3 ³4 37³ /DSR D4 ³5 36³ /CTS D5 ³6 35³ MR D6 ³7 34³ /OUT1 D7 ³8 33³ /DTR RCLK ³9 32³ /RTS SIN ³10 16550 31³ /OUT2 SOUT ³11 30³ INTR CS0 ³12 29³ /RXRDY CS1 ³13 28³ A0 /CS2 ³14 27³ A1 /CLKOUT ³15 26³ A2 X1 ³16 25³ /ADS X0 ³17 24³ /TXRDY /WR ³18 23³ DDIS WR ³19 22³ RD GND ³20 21³ /RD ÀÄÄÄÄÄÄÄÄÄÄÄÄÄÄÙ # 2401 IýC 128x8 EEPROM with write protect. Address is 1010xxx where x can be specified by the A0-2 inputs. ÚÄÄÄÂÄÄÂÄÄÄ¿ A0 ³1 ÀÄÄÙ 8³ VCC A1 ³2 7³ WP A2 ³3 2401 6³ SCL GND ³4 5³ SDA ÀÄÄÄÄÄÄÄÄÄÄÙ # 2402 IýC 256x8 EEPROM with write protect. Address is 1010xxx where x can be specified by the A0-2 inputs. ÚÄÄÄÂÄÄÂÄÄÄ¿ A0 ³1 ÀÄÄÙ 8³ VCC A1 ³2 7³ WP A2 ³3 2402 6³ SCL GND ³4 5³ SDA ÀÄÄÄÄÄÄÄÄÄÄÙ # 2404 IýC 2x256x8 EEPROM with write protect. Address is 1010xxy where x can be specified by the A1-2 inputs, and y selects the 256-byte bank to use. A0 has no function, but must be connected to GND or VCC. ÚÄÄÄÂÄÄÂÄÄÄ¿ A0 ³1 ÀÄÄÙ 8³ VCC A1 ³2 7³ WP A2 ³3 2404 6³ SCL GND ³4 5³ SDA ÀÄÄÄÄÄÄÄÄÄÄÙ # 2408 IýC 4x256x8 EEPROM with write protect. Address is 1010xyy where x can be specified by the A2 input, and yy selects the 256-byte bank to use. A0-1 have no function, but must be connected to GND or VCC. ÚÄÄÄÂÄÄÂÄÄÄ¿ A0 ³1 ÀÄÄÙ 8³ VCC A1 ³2 7³ WP A2 ³3 2408 6³ SCL GND ³4 5³ SDA ÀÄÄÄÄÄÄÄÄÄÄÙ # 2416 IýC 8x256x8 EEPROM with write protect. Address is 1010yyy where yyy selects the 256-byte bank to use. A0-2 have no function, but must be connected to GND or VCC. ÚÄÄÄÂÄÄÂÄÄÄ¿ A0 ³1 ÀÄÄÙ 8³ VCC A1 ³2 7³ WP A2 ³3 2416 6³ SCL GND ³4 5³ SDA ÀÄÄÄÄÄÄÄÄÄÄÙ # 2465 IýC 8kx8 EEPROM with programmable block write protect. Address is 1010xxx where x can be specified by the A0-2 inputs. ÚÄÄÄÂÄÄÂÄÄÄ¿ A0 ³1 ÀÄÄÙ 8³ VCC A1 ³2 7³ GND A2 ³3 2465 6³ SCL GND ³4 5³ SDA ÀÄÄÄÄÄÄÄÄÄÄÙ # 271001 128kx8 EPROM. ÚÄÄÄÄÄÂÄÄÂÄÄÄÄÄ¿ VPP ³1 ÀÄÄÙ 32³ VCC A16 ³2 31³ /PGM A15 ³3 30³ A12 ³4 29³ A14 A7 ³5 28³ A13 A6 ³6 27³ A8 A5 ³7 26³ A9 A4 ³8 271001 25³ A11 A3 ³9 24³ /OE A2 ³10 23³ A10 A1 ³11 22³ /CE A0 ³12 21³ D7 D0 ³13 20³ D6 D1 ³14 19³ D5 D2 ³15 18³ D4 GND ³16 17³ D3 ÀÄÄÄÄÄÄÄÄÄÄÄÄÄÄÙ # 271024 64kx16 EPROM. ÚÄÄÄÄÄÂÄÄÂÄÄÄÄÄ¿ VPP ³1 ÀÄÄÙ 40³ VCC /CE ³2 39³ /PGM D15 ³3 38³ D14 ³4 37³ A15 D13 ³5 36³ A14 D12 ³6 35³ A13 D11 ³7 34³ A12 D10 ³8 33³ A11 D9 ³9 32³ A10 D8 ³10 271024 31³ A9 GND ³11 30³ GND D7 ³12 29³ A8 D6 ³13 28³ A7 D5 ³14 27³ A6 D4 ³15 26³ A5 D3 ³16 25³ A4 D2 ³17 24³ A3 D1 ³18 23³ A2 D0 ³19 22³ A1 /OE ³20 21³ A0 ÀÄÄÄÄÄÄÄÄÄÄÄÄÄÄÙ # 27128 16kx8 EPROM. Available in 300 and 600 mil packages. ÚÄÄÄÄÄÂÄÄÂÄÄÄÄÄ¿ VPP ³1 ÀÄÄÙ 28³ VCC A12 ³2 27³ /PGM A7 ³3 26³ A13 A6 ³4 25³ A8 A5 ³5 24³ A9 A4 ³6 23³ A11 A3 ³7 27128 22³ /OE A2 ³8 21³ A10 A1 ³9 20³ /CE A0 ³10 19³ D7 D0 ³11 18³ D6 D1 ³12 17³ D5 D2 ³13 16³ D4 GND ³14 15³ D3 ÀÄÄÄÄÄÄÄÄÄÄÄÄÄÄÙ # 272001 256kx8 EPROM. ÚÄÄÄÄÄÂÄÄÂÄÄÄÄÄ¿ VPP ³1 ÀÄÄÙ 32³ VCC A16 ³2 31³ /PGM A15 ³3 30³ A17 A12 ³4 29³ A14 A7 ³5 28³ A13 A6 ³6 27³ A8 A5 ³7 26³ A9 A4 ³8 272001 25³ A11 A3 ³9 24³ /OE A2 ³10 23³ A10 A1 ³11 22³ /CE A0 ³12 21³ D7 D0 ³13 20³ D6 D1 ³14 19³ D5 D2 ³15 18³ D4 GND ³16 17³ D3 ÀÄÄÄÄÄÄÄÄÄÄÄÄÄÄÙ # 27256 32kx8 EPROM. Available in 300 and 600 mil packages. ÚÄÄÄÄÄÂÄÄÂÄÄÄÄÄ¿ VPP ³1 ÀÄÄÙ 28³ VCC A12 ³2 27³ A14 A7 ³3 26³ A13 A6 ³4 25³ A8 A5 ³5 24³ A9 A4 ³6 23³ A11 A3 ³7 27256 22³ /OE A2 ³8 21³ A10 A1 ³9 20³ /CE A0 ³10 19³ D7 D0 ³11 18³ D6 D1 ³12 17³ D5 D2 ³13 16³ D4 GND ³14 15³ D3 ÀÄÄÄÄÄÄÄÄÄÄÄÄÄÄÙ # 2732 4kx8 EPROM. ÚÄÄÄÄÄÂÄÄÂÄÄÄÄÄ¿ A7 ³1 ÀÄÄÙ 24³ VCC A6 ³2 23³ A8 A5 ³3 22³ A9 A4 ³4 21³ A11 A3 ³5 20³ /OE VPP A2 ³6 2732 19³ A10 A1 ³7 18³ /CE A0 ³8 17³ D7 D0 ³9 16³ D6 D1 ³10 15³ D5 D2 ³11 14³ D4 GND ³12 13³ D3 ÀÄÄÄÄÄÄÄÄÄÄÄÄÄÄÙ # 274001 512kx8 EPROM. ÚÄÄÄÄÄÂÄÄÂÄÄÄÄÄ¿ VPP ³1 ÀÄÄÙ 32³ VCC A16 ³2 31³ A18 A15 ³3 30³ A17 A12 ³4 29³ A14 A7 ³5 28³ A13 A6 ³6 27³ A8 A5 ³7 26³ A9 A4 ³8 274001 25³ A11 A3 ³9 24³ /OE A2 ³10 23³ A10 A1 ³11 22³ /CE A0 ³12 21³ D7 D0 ³13 20³ D6 D1 ³14 19³ D5 D2 ³15 18³ D4 GND ³16 17³ D3 ÀÄÄÄÄÄÄÄÄÄÄÄÄÄÄÙ # 27512 64kx8 EPROM. Available in 300 and 600 mil packages. ÚÄÄÄÄÄÂÄÄÂÄÄÄÄÄ¿ A15 ³1 ÀÄÄÙ 28³ VCC A12 ³2 27³ A14 A7 ³3 26³ A13 A6 ³4 25³ A8 A5 ³5 24³ A9 A4 ³6 23³ A11 A3 ³7 27512 22³ /OE VPP A2 ³8 21³ A10 A1 ³9 20³ /CE A0 ³10 19³ D7 D0 ³11 18³ D6 D1 ³12 17³ D5 D2 ³13 16³ D4 GND ³14 15³ D3 ÀÄÄÄÄÄÄÄÄÄÄÄÄÄÄÙ # 2764 8kx8 EPROM. Available in 300 and 600 mil packages. ÚÄÄÄÄÄÂÄÄÂÄÄÄÄÄ¿ VPP ³1 ÀÄÄÙ 28³ VCC A12 ³2 27³ /PGM A7 ³3 26³ A6 ³4 25³ A8 A5 ³5 24³ A9 A4 ³6 23³ A11 A3 ³7 2764 22³ /OE A2 ³8 21³ A10 A1 ³9 20³ /CE A0 ³10 19³ D7 D0 ³11 18³ D6 D1 ³12 17³ D5 D2 ³13 16³ D4 GND ³14 15³ D3 ÀÄÄÄÄÄÄÄÄÄÄÄÄÄÄÙ # 2864 8kx8 EEPROM. ÚÄÄÄÄÄÂÄÄÂÄÄÄÄÄ¿ ³1 ÀÄÄÙ 28³ VCC A12 ³2 27³ /WE A7 ³3 26³ A6 ³4 25³ A8 A5 ³5 24³ A9 A4 ³6 23³ A11 A3 ³7 2864 22³ /OE A2 ³8 21³ A10 A1 ³9 20³ /CE A0 ³10 19³ D7 D0 ³11 18³ D6 D1 ³12 17³ D5 D2 ³13 16³ D4 GND ³14 15³ D3 ÀÄÄÄÄÄÄÄÄÄÄÄÄÄÄÙ # 4000 Dual 3-input NOR gates and inverter. ÚÄÄÄÂÄÄÂÄÄÄ¿ ________ ³1 ÀÄÄÙ 14³ VCC /1Y=1A+1B+1C ³2 13³ 3C 1A ³3 12³ 3B __ 1B ³4 4000 11³ 3A /2Y=2A 1C ³5 10³ /3Y /1Y ³6 9³ /2Y ________ GND ³7 8³ 2A /3Y=3A+3B+3C ÀÄÄÄÄÄÄÄÄÄÄÙ # 4001 Quad 2-input NOR gates. ÚÄÄÄÂÄÄÂÄÄÄ¿ ÚÄÄÄÂÄÄÄÒÄÄÄ¿ ___ 1A ³1 ÀÄÄÙ 14³ VCC ³ A ³ B º/Y ³ /Y = A+B 1B ³2 13³ 4B ÆÍÍÍØÍÍÍÎÍÍ͵ /1Y ³3 12³ 4A ³ 0 ³ 0 º 1 ³ /2Y ³4 4001 11³ /4Y ³ 0 ³ 1 º 0 ³ 2A ³5 10³ /3Y ³ 1 ³ 0 º 0 ³ 2B ³6 9³ 3B ³ 1 ³ 1 º 0 ³ GND ³7 8³ 3A ÀÄÄÄÁÄÄÄÐÄÄÄÙ ÀÄÄÄÄÄÄÄÄÄÄÙ # 4002, 744002 Dual 4-input NOR gates. ÚÄÄÄÂÄÄÂÄÄÄ¿ ÚÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄÒÄÄÄ¿ _________ /1Y ³1 ÀÄÄÙ 14³ VCC ³ A ³ B ³ C ³ D º/Y ³ /Y = (A+B+C+D) 1A ³2 13³ /2Y ÆÍÍÍØÍÍÍØÍÍÍØÍÍÍÎÍÍ͵ 1B ³3 12³ 2D ³ 0 ³ 0 ³ 0 ³ 0 º 1 ³ 1C ³4 4002 11³ 2C ³ 0 ³ 0 ³ 0 ³ 1 º 0 ³ 1D ³5 10³ 2B ³ 0 ³ 0 ³ 1 ³ X º 0 ³ ³6 9³ 2A ³ 0 ³ 1 ³ X ³ X º 0 ³ GND ³7 8³ ³ 1 ³ X ³ X ³ X º 0 ³ ÀÄÄÄÄÄÄÄÄÄÄÙ ÀÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄÐÄÄÄÙ # 4006 Dual 4-bit and dual 5-bit serial-in serial-out shift registers. ÚÄÄÄÂÄÄÂÄÄÄ¿ 1D5 ³1 ÀÄÄÙ 14³ VCC /1Q4 ³2 13³ 1Q1 CLK ³3 12³ 2Q0 2D4 ³4 4006 11³ 2Q0 3D4 ³5 10³ 3Q0 4D5 ³6 9³ 4Q0 GND ³7 8³ 4Q1 ÀÄÄÄÄÄÄÄÄÄÄÙ # 4007 Dual complementary CMOS pair and unbuffered inverter. For use as simple inverters, connect 1pS=3pS=VCC, 1nS=3nS=GND, 1pD=1nD=/1Y and 2pD=2nD=/2Y. ÚÄÄÄÂÄÄÂÄÄÄ¿ 1pD ³1 ÀÄÄÙ 14³ VCC 1pS ³2 13³ 2pD 1G ³3 12³ /3Y 1nS ³4 4007 11³ 3pS 1nD ³5 10³ 3G 2G ³6 9³ 3nS GND ³7 8³ 2nD ÀÄÄÄÄÄÄÄÄÄÄÙ # 4008 4-bit binary full adder with fast carry. ÚÄÄÄÂÄÄÂÄÄÄ¿ A3 ³1 ÀÄÄÙ 16³ VCC ä=A+B+CIN B2 ³2 15³ B3 A2 ³3 14³ CO B1 ³4 13³ ä3 A1 ³5 4008 12³ ä2 B0 ³6 11³ ä1 A0 ³7 10³ ä0 GND ³8 9³ CI ÀÄÄÄÄÄÄÄÄÄÄÙ # 4009 Hex inverters with level shifted outputs. VDD may not be lower than VCC. ÚÄÄÄÂÄÄÂÄÄÄ¿ ÚÄÄÄÒÄÄÄ¿ _ VCC ³1 ÀÄÄÙ 16³ VDD ³ A º/Y ³ /Y = A /Y1 ³2 15³ /Y6 ÆÍÍÍÎÍÍ͵ A1 ³3 14³ A6 ³ 0 º 1 ³ /Y2 ³4 13³ ³ 1 º 0 ³ A2 ³5 4009 12³ /Y5 ÀÄÄÄÐÄÄÄÙ /Y3 ³6 11³ A5 A3 ³7 10³ /Y4 GND ³8 9³ A4 ÀÄÄÄÄÄÄÄÄÄÄÙ # 4010 Hex buffers with level shifted outputs. VDD may not be lower than VCC. ÚÄÄÄÂÄÄÂÄÄÄ¿ ÚÄÄÄÒÄÄÄ¿ VCC ³1 ÀÄÄÙ 16³ VDD ³ A º Y ³ Y = A Y1 ³2 15³ Y6 ÆÍÍÍÎÍÍ͵ A1 ³3 14³ A6 ³ 0 º 0 ³ Y2 ³4 13³ ³ 1 º 1 ³ A2 ³5 4010 12³ Y5 ÀÄÄÄÐÄÄÄÙ Y3 ³6 11³ A5 A3 ³7 10³ Y4 GND ³8 9³ A4 ÀÄÄÄÄÄÄÄÄÄÄÙ # 40100 32-bit 3-state bidirectional serial-in serial-out shift register with separate shift left and shift right serial in/outputs and both active high and active low clocks. ÚÄÄÄÂÄÄÂÄÄÄ¿ ³1 ÀÄÄÙ 16³ VCC /CLK2 ³2 15³ CLK1 ³3 14³ Q31 ³4 13³ L//R ³5 40100 12³ Q0 L ³6 11³ D ³7 10³ GND ³8 9³ /LOOP ÀÄÄÄÄÄÄÄÄÄÄÙ # 40101 9-bit odd/even parity generator/checker. ÚÄÄÄÂÄÄÂÄÄÄ¿ A0 ³1 ÀÄÄÙ 14³ VCC A1 ³2 13³ A8 A2 ³3 12³ A7 A3 ³4 40101 11³ A6 A4 ³5 10³ A5 ODD ³6 9³ EVEN GND ³7 8³ /EN ÀÄÄÄÄÄÄÄÄÄÄÙ # 40102, 7440102 8-bit (2-digit) synchronous decade down counter with synchronous and asynchronous load and reset. Counter outputs only internally connected but ripple carry and zero detect outputs available. ÚÄÄÄÂÄÄÂÄÄÄ¿ CLK ³1 ÀÄÄÙ 16³ VCC /RST ³2 15³ /SLD /CLKEN ³3 14³ /RCO P0 ³4 13³ P7 P1 ³5 40102 12³ P6 P2 ³6 11³ P5 P3 ³7 10³ P4 GND ³8 9³ /ALD ÀÄÄÄÄÄÄÄÄÄÄÙ # 40103, 7440103 8-bit synchronous binary down counter with synchronous and asynchronous load and reset. Counter outputs only internally connected but ripple carry and zero detect outputs available. ÚÄÄÄÂÄÄÂÄÄÄ¿ CLK ³1 ÀÄÄÙ 16³ VCC /RST ³2 15³ /SLD /CLKEN ³3 14³ /RCO P0 ³4 13³ P7 P1 ³5 40103 12³ P6 P2 ³6 11³ P5 P3 ³7 10³ P4 GND ³8 9³ /ALD ÀÄÄÄÄÄÄÄÄÄÄÙ # 40104 4-bit 3-state bidirectional shift register with separate shift left and shift right serial inputs. ÚÄÄÄÂÄÄÂÄÄÄ¿ ÚÄÄÄÂÄÄÄÒÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄ¿ OE ³1 ÀÄÄÙ 16³ VCC ³ S1³ S0º Function ³ D ³2 15³ Q3 ÆÍÍÍØÍÍÍÎÍÍÍÍÍÍÍÍÍÍÍÍÍÍ͵ P3 ³3 14³ Q2 ³ 0 ³ 0 º Reset ³ P2 ³4 13³ Q1 ³ 0 ³ 1 º Shift right ³ P1 ³5 40104 12³ Q0 ³ 1 ³ 0 º Shift left ³ P0 ³6 11³ CLK ³ 1 ³ 1 º Parallel load ³ L ³7 10³ S1 ÀÄÄÄÁÄÄÄÐÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÙ GND ³8 9³ S0 ÀÄÄÄÄÄÄÄÄÄÄÙ # 40105 16x4 3-state asynchronous FIFO with reset. ÚÄÄÄÂÄÄÂÄÄÄ¿ OE ³1 ÀÄÄÙ 16³ VCC /FULL ³2 15³ RD WR ³3 14³ /EMPTY D0 ³4 13³ Q0 D1 ³5 40105 12³ Q1 D2 ³6 11³ Q2 D3 ³7 10³ Q3 GND ³8 9³ RST ÀÄÄÄÄÄÄÄÄÄÄÙ # 40106 Hex inverters with schmitt-trigger inputs. 0.9V typical input hysteresis at VCC=+5V and 2.3V at VCC=+10V. ÚÄÄÄÂÄÄÂÄÄÄ¿ ÚÄÄÄÒÄÄÄ¿ _ 1A ³1 ÀÄÄÙ 14³ VCC ³ A º/Y ³ /Y = A /1Y ³2 13³ 6A ÆÍÍÍÎÍÍ͵ 2A ³3 12³ /6Y ³ 0 º 1 ³ /2Y ³4 40106 11³ 5A ³ 1 º 0 ³ 3A ³5 10³ /5Y ÀÄÄÄÐÄÄÄÙ /3Y ³6 9³ 4A GND ³7 8³ /4Y ÀÄÄÄÄÄÄÄÄÄÄÙ # 40107 Dual 2-input open-collector NAND gates with buffered output. ÚÄÄÄÂÄÄÂÄÄÄ¿ ÚÄÄÄÂÄÄÄÒÄÄÄ¿ __ 1A ³1 ÀÄÄÙ 8³ VCC ³ A ³ B º/Y ³ /Y = AB 1B ³2 7³ 2B ÆÍÍÍØÍÍÍÎÍÍ͵ /1Y ³3 40107 6³ 2A ³ 0 ³ 0 º Z ³ GND ³4 5³ /2Y ³ 0 ³ 1 º Z ³ ÀÄÄÄÄÄÄÄÄÄÄÙ ³ 1 ³ 0 º Z ³ ³ 1 ³ 1 º 0 ³ ÀÄÄÄÁÄÄÄÐÄÄÄÙ # 40108, 40208, 4580 4x4-bit 3-state synchronous triple-port register file. ÚÄÄÄÄÄÂÄÄÂÄÄÄÄÄ¿ 1Q3 ³1 ÀÄÄÙ 24³ VCC 1Q2 ³2 23³ 1Q1 1RD ³3 22³ 1Q0 2Q0 ³4 21³ 2RD 2Q1 ³5 20³ D0 2Q2 ³6 19³ D1 2Q3 ³7 40108 18³ D2 WA0 ³8 17³ D3 WA1 ³9 16³ WCLK 2RA1 ³10 15³ WR 2RA0 ³11 14³ 1RA1 GND ³12 13³ 1RA0 ÀÄÄÄÄÄÄÄÄÄÄÄÄÄÄÙ # 40109 Quad 3-state noninverting buffer/level shifter. VDD ÚÄÄÄÂÄÄÂÄÄÄ¿ ÚÄÄÄÂÄÄÄÒÄÄÄÄÄ¿ VCC ³1 ÀÄÄÙ 16³ VDD ³ A ³ OEº Y ³ 1OE ³2 15³ 4OE ÆÍÍÍØÍÍÍÎÍÍÍÍ͵ 1A ³3 14³ 4A ³ X ³ 0 º Z ³ 1Y ³4 13³ 4Y ³ 0 ³ 1 º GND ³ 2Y ³5 40109 12³ ³ 1 ³ 1 º VDD ³ 2A ³6 11³ 3Y ÀÄÄÄÁÄÄÄÐÄÄÄÄÄÙ 2OE ³7 10³ 3A GND ³8 9³ 3OE ÀÄÄÄÄÄÄÄÄÄÄÙ # 4011 Quad 2-input NAND gates. ÚÄÄÄÂÄÄÂÄÄÄ¿ ÚÄÄÄÂÄÄÄÒÄÄÄ¿ __ 1A ³1 ÀÄÄÙ 14³ VCC ³ A ³ B º/Y ³ /Y = AB 1B ³2 13³ 4B ÆÍÍÍØÍÍÍÎÍÍ͵ /1Y ³3 12³ 4A ³ 0 ³ 0 º 1 ³ /2Y ³4 4011 11³ /4Y ³ 0 ³ 1 º 1 ³ 2A ³5 10³ /3Y ³ 1 ³ 0 º 1 ³ 2B ³6 9³ 3B ³ 1 ³ 1 º 0 ³ GND ³7 8³ 3A ÀÄÄÄÁÄÄÄÐÄÄÄÙ ÀÄÄÄÄÄÄÄÄÄÄÙ # 40110 4-bit asynchronous decade up/down counter with 7-segment decoder/common- cathode LED driver, ripple carry and borrow, separate up and down clocks, clock enable and output latch. ÚÄÄÄÂÄÄÂÄÄÄ¿ YA ³1 ÀÄÄÙ 16³ VCC YG ³2 15³ YB YF ³3 14³ YC /CLKEN ³4 13³ YD RST ³5 40110 12³ YE LE ³6 11³ BORROW CLKDN ³7 10³ CARRY GND ³8 9³ CLKUP ÀÄÄÄÄÄÄÄÄÄÄÙ # 4012 Dual 4-input NAND gates. ÚÄÄÄÂÄÄÂÄÄÄ¿ ÚÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄÒÄÄÄ¿ ____ /1Y ³1 ÀÄÄÙ 14³ VCC ³ A ³ B ³ C ³ D º/Y ³ /Y = ABCD 1A ³2 13³ /2Y ÆÍÍÍØÍÍÍØÍÍÍØÍÍÍÎÍÍ͵ 1B ³3 12³ 2D ³ 0 ³ X ³ X ³ X º 1 ³ 1C ³4 4012 11³ 2C ³ 1 ³ 0 ³ X ³ X º 1 ³ 1D ³5 10³ 2B ³ 1 ³ 1 ³ 0 ³ X º 1 ³ ³6 9³ 2A ³ 1 ³ 1 ³ 1 ³ 0 º 1 ³ GND ³7 8³ ³ 1 ³ 1 ³ 1 ³ 1 º 0 ³ ÀÄÄÄÄÄÄÄÄÄÄÙ ÀÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄÐÄÄÄÙ # 4013 Dual D flip-flop with set and reset. ÚÄÄÄÂÄÄÂÄÄÄ¿ ÚÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄÒÄÄÄÂÄÄÄ¿ 1Q ³1 ÀÄÄÙ 14³ VCC ³ D ³CLK³SET³RSTº Q ³/Q ³ /1Q ³2 13³ 2Q ÆÍÍÍØÍÍÍØÍÍÍØÍÍÍÎÍÍÍØÍÍ͵ 1CLK ³3 12³ /2Q ³ X ³ X ³ 0 ³ 1 º 0 ³ 1 ³ 1RST ³4 4013 11³ 2CLK ³ X ³ X ³ 1 ³ 0 º 1 ³ 0 ³ 1D ³5 10³ 2RST ³ X ³ X ³ 1 ³ 1 º 1 ³ 1 ³ 1SET ³6 9³ 2D ³ 0 ³ / ³ 0 ³ 0 º 0 ³ 1 ³ GND ³7 8³ 2SET ³ 1 ³ / ³ 0 ³ 0 º 1 ³ 1 ³ ÀÄÄÄÄÄÄÄÄÄÄÙ ³ X ³!/ ³ 0 ³ 0 º - ³ - ³ ÀÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄÐÄÄÄÁÄÄÄÙ # 4014 8-bit parallel-in serial-out shift register with three parallel outputs. ÚÄÄÄÂÄÄÂÄÄÄ¿ P0 ³1 ÀÄÄÙ 16³ VCC Q2 ³2 15³ P1 Q0 ³3 14³ P2 P4 ³4 13³ P3 P5 ³5 4014 12³ Q1 P6 ³6 11³ D P7 ³7 10³ CLK GND ³8 9³ LD//SH ÀÄÄÄÄÄÄÄÄÄÄÙ # 40147 10-to-4 line noninverting priority encoder. ÚÄÄÄÂÄÄÂÄÄÄ¿ A4 ³1 ÀÄÄÙ 16³ VCC A5 ³2 15³ A0 A6 ³3 14³ Y3 A7 ³4 13³ A3 A8 ³5 40147 12³ A2 Y2 ³6 11³ A1 Y1 ³7 10³ A9 GND ³8 9³ Y0 ÀÄÄÄÄÄÄÄÄÄÄÙ # 4015, 744015 Dual 4-bit serial-in parallel-out shift register with asynchronous reset. ÚÄÄÄÂÄÄÂÄÄÄ¿ 2CLK ³1 ÀÄÄÙ 16³ VCC 2Q0 ³2 15³ 2D 1Q1 ³3 14³ 2RST 1Q2 ³4 13³ 2Q3 1Q3 ³5 4015 12³ 2Q2 1RST ³6 11³ 2Q1 1D ³7 10³ 1Q0 GND ³8 9³ 1CLK ÀÄÄÄÄÄÄÄÄÄÄÙ # 4016, 4066, 744016, 744066 Quad analog switches. ÚÄÄÄÂÄÄÂÄÄÄ¿ 1X ³1 ÀÄÄÙ 14³ VCC 1Y ³2 13³ 1EN 2Y ³3 12³ 4EN 2X ³4 4016 11³ 4X 2EN ³5 4066 10³ 4Y 3EN ³6 9³ 3Y GND ³7 8³ 3X ÀÄÄÄÄÄÄÄÄÄÄÙ # 4017, 744017 4-bit asynchronous decade counter with fully decoded outputs, reset and both active high and active low clocks. ÚÄÄÄÂÄÄÂÄÄÄ¿ Q5 ³1 ÀÄÄÙ 16³ VCC Q1 ³2 15³ RST Q0 ³3 14³ CLK1 Q2 ³4 13³ /CLK2 Q6 ³5 4017 12³ RCO Q7 ³6 11³ Q9 Q3 ³7 10³ Q4 GND ³8 9³ Q8 ÀÄÄÄÄÄÄÄÄÄÄÙ # 4018 5-stage (divide by 2,4,6,8 or 10) Johnson counter with preset inputs. ÚÄÄÄÂÄÄÂÄÄÄ¿ D ³1 ÀÄÄÙ 16³ VCC P1 ³2 15³ RST P2 ³3 14³ CLK /Q2 ³4 13³ /Q5 /Q1 ³5 4018 12³ P5 /Q3 ³6 11³ /Q4 P3 ³7 10³ PE GND ³8 9³ P4 ÀÄÄÄÄÄÄÄÄÄÄÙ # 4019 8-to-4 line noninverting data selector/multiplexer with OR function. ÚÄÄÄÂÄÄÂÄÄÄ¿ ÚÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄÒÄÄÄ¿ 4A1 ³1 ÀÄÄÙ 16³ VCC ³ A0³ A1³ S1³ S0º Y ³ Y=S0úA0+S1úA1 3A0 ³2 15³ 4A0 ÆÍÍÍØÍÍÍØÍÍÍØÍÍÍÎÍÍ͵ 3A1 ³3 14³ S1 ³ X ³ X ³ 0 ³ 0 º 0 ³ 2A0 ³4 13³ Y4 ³ X ³ 0 ³ 0 ³ 1 º 0 ³ 2A1 ³5 4019 12³ Y3 ³ 0 ³ X ³ 1 ³ 0 º 0 ³ 1A0 ³6 11³ Y2 ³ X ³ 1 ³ X ³ 1 º 1 ³ 1A1 ³7 10³ Y1 ³ 1 ³ X ³ 1 ³ X º 1 ³ GND ³8 9³ S0 ÀÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄÐÄÄÄÙ ÀÄÄÄÄÄÄÄÄÄÄÙ # 40194 4-bit bidirectional shift register with asynchronous reset and separate shift left and shift right serial inputs. ÚÄÄÄÂÄÄÂÄÄÄ¿ ÚÄÄÄÂÄÄÄÒÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄ¿ /RST ³1 ÀÄÄÙ 16³ VCC ³ S1³ S0º Function ³ D ³2 15³ Q3 ÆÍÍÍØÍÍÍÎÍÍÍÍÍÍÍÍÍÍÍÍÍÍ͵ P3 ³3 14³ Q2 ³ 0 ³ 0 º Hold ³ P2 ³4 13³ Q1 ³ 0 ³ 1 º Shift right ³ P1 ³5 40194 12³ Q0 ³ 1 ³ 0 º Shift left ³ P0 ³6 11³ CLK ³ 1 ³ 1 º Parallel load ³ L ³7 10³ S1 ÀÄÄÄÁÄÄÄÐÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÙ GND ³8 9³ S0 ÀÄÄÄÄÄÄÄÄÄÄÙ # 4020, 744020 14-bit asynchronous binary counter with reset. Q1 and Q2 outputs missing. ÚÄÄÄÂÄÄÂÄÄÄ¿ Q11 ³1 ÀÄÄÙ 16³ VCC Q12 ³2 15³ Q10 Q13 ³3 14³ Q9 Q5 ³4 13³ Q7 Q4 ³5 4020 12³ Q8 Q6 ³6 11³ RST Q3 ³7 10³ /CLK GND ³8 9³ Q0 ÀÄÄÄÄÄÄÄÄÄÄÙ # 4021 8-bit parallel-in serial-out shift register with asynchronous load input and three parallel outputs. ÚÄÄÄÂÄÄÂÄÄÄ¿ P0 ³1 ÀÄÄÙ 16³ VCC Q2 ³2 15³ P1 Q0 ³3 14³ P2 P4 ³4 13³ P3 P5 ³5 4021 12³ Q1 P6 ³6 11³ D P7 ³7 10³ CLK GND ³8 9³ LD//SH ÀÄÄÄÄÄÄÄÄÄÄÙ # 4022 3-bit asynchronous binary counter with fully decoded outputs, reset and both active high and active low clocks. ÚÄÄÄÂÄÄÂÄÄÄ¿ Q1 ³1 ÀÄÄÙ 16³ VCC Q0 ³2 15³ RST Q2 ³3 14³ CLK1 Q5 ³4 13³ /CLK2 Q6 ³5 4022 12³ RCO ³6 11³ Q4 Q3 ³7 10³ Q7 GND ³8 9³ ÀÄÄÄÄÄÄÄÄÄÄÙ # 4023 Triple 3-input NAND gates. ÚÄÄÄÂÄÄÂÄÄÄ¿ ÚÄÄÄÂÄÄÄÂÄÄÄÒÄÄÄ¿ ___ 1A ³1 ÀÄÄÙ 14³ VCC ³ A ³ B ³ C º/Y ³ /Y = ABC 1B ³2 13³ 3C ÆÍÍÍØÍÍÍØÍÍÍÎÍÍ͵ 2A ³3 12³ 3B ³ 0 ³ X ³ X º 1 ³ 2B ³4 4023 11³ 3A ³ 1 ³ 0 ³ X º 1 ³ 2C ³5 10³ /3Y ³ 1 ³ 1 ³ 0 º 1 ³ /2Y ³6 9³ /1Y ³ 1 ³ 1 ³ 1 º 0 ³ GND ³7 8³ 1C ÀÄÄÄÁÄÄÄÁÄÄÄÐÄÄÄÙ ÀÄÄÄÄÄÄÄÄÄÄÙ # 4024, 744024 7-bit asynchronous binary counter with reset. ÚÄÄÄÂÄÄÂÄÄÄ¿ /CLK ³1 ÀÄÄÙ 14³ VCC RST ³2 13³ Q6 ³3 12³ Q0 Q5 ³4 4024 11³ Q1 Q4 ³5 10³ Q3 ³6 9³ Q2 GND ³7 8³ ÀÄÄÄÄÄÄÄÄÄÄÙ # 4025 Triple 3-input NOR gates. ÚÄÄÄÂÄÄÂÄÄÄ¿ ÚÄÄÄÂÄÄÄÂÄÄÄÒÄÄÄ¿ _____ 1A ³1 ÀÄÄÙ 14³ VCC ³ A ³ B ³ C º/Y ³ /Y = A+B+C 1B ³2 13³ 3C ÆÍÍÍØÍÍÍØÍÍÍÎÍÍ͵ 2A ³3 12³ 3B ³ 0 ³ 0 ³ 0 º 1 ³ 2B ³4 4025 11³ 3A ³ 0 ³ 0 ³ 1 º 0 ³ 2C ³5 10³ /3Y ³ 0 ³ 1 ³ X º 0 ³ /2Y ³6 9³ /1Y ³ 1 ³ X ³ X º 0 ³ GND ³7 8³ 1C ÀÄÄÄÁÄÄÄÁÄÄÄÐÄÄÄÙ ÀÄÄÄÄÄÄÄÄÄÄÙ # 4026 4-bit asynchronous decade counter with 7-segment decoder, display enable, ripple carry, reset and both active high and active low clocks. ÚÄÄÄÂÄÄÂÄÄÄ¿ CLK1 ³1 ÀÄÄÙ 16³ VCC /CLK2 ³2 15³ RST DEI ³3 14³ YC' DEO ³4 13³ YC CO ³5 4026 12³ YB YF ³6 11³ YE YG ³7 10³ YA GND ³8 9³ YD ÀÄÄÄÄÄÄÄÄÄÄÙ # 4027 Dual J-K flip-flops with set and reset. ÚÄÄÄÂÄÄÂÄÄÄ¿ ÚÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄÒÄÄÄÂÄÄÄ¿ 1Q ³1 ÀÄÄÙ 16³ VCC ³ J ³ K ³CLK³SET³RSTº Q ³/Q ³ /1Q ³2 15³ 2Q ÆÍÍÍØÍÍÍØÍÍÍØÍÍÍØÍÍÍÎÍÍÍØÍÍ͵ 1CLK ³3 14³ /2Q ³ X ³ X ³ X ³ 1 ³ 1 º 1 ³ 1 ³ 1RST ³4 13³ 2CLK ³ X ³ X ³ X ³ 1 ³ 0 º 1 ³ 0 ³ 1K ³5 4027 12³ 2RST ³ X ³ X ³ X ³ 0 ³ 1 º 0 ³ 1 ³ 1J ³6 11³ 2K ³ 0 ³ 0 ³ / ³ 0 ³ 0 º - ³ - ³ 1SET ³7 10³ 2J ³ 0 ³ 1 ³ / ³ 0 ³ 0 º 0 ³ 1 ³ GND ³8 9³ 2SET ³ 1 ³ 0 ³ / ³ 0 ³ 0 º 1 ³ 0 ³ ÀÄÄÄÄÄÄÄÄÄÄÙ ³ 1 ³ 1 ³ / ³ 0 ³ 0 º/Q ³ Q ³ ³ X ³ X ³!/ ³ 0 ³ 0 º - ³ - ³ ÀÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄÐÄÄÄÁÄÄÄÙ # 4028 1-of-10 noninverting decoder/demultiplexer. ÚÄÄÄÂÄÄÂÄÄÄ¿ ÚÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄÒÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄ¿ Y4 ³1 ÀÄÄÙ 16³ VCC ³ S3³ S2³ S1³ S0º Y0³ Y1³...³ Y9³ Y2 ³2 15³ Y3 ÆÍÍÍØÍÍÍØÍÍÍØÍÍÍÎÍÍÍØÍÍÍØÍÍÍØÍÍ͵ Y0 ³3 14³ Y1 ³ 0 ³ 0 ³ 0 ³ 0 º 1 ³ 0 ³ 0 ³ 0 ³ Y7 ³4 13³ S1 ³ 0 ³ 0 ³ 0 ³ 1 º 0 ³ 1 ³ 0 ³ 0 ³ Y9 ³5 4028 12³ S2 ³ . ³ . ³ . ³ . º 0 ³ 0 ³ . ³ 0 ³ Y5 ³6 11³ S3 ³ 1 ³ 0 ³ 0 ³ 1 º 0 ³ 0 ³ 0 ³ 1 ³ Y6 ³7 10³ S0 ³ 1 ³ 0 ³ 1 ³ X º 0 ³ 0 ³ 0 ³ 0 ³ GND ³8 9³ Y8 ³ 1 ³ 1 ³ X ³ X º 0 ³ 0 ³ 0 ³ 0 ³ ÀÄÄÄÄÄÄÄÄÄÄÙ ÀÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄÐÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄÙ # 4029 4-bit synchronous binary/decade up/down counter with preset and ripple carry output. ÚÄÄÄÂÄÄÂÄÄÄ¿ PE ³1 ÀÄÄÙ 16³ VCC Q4 ³2 15³ CLK P4 ³3 14³ Q3 P1 ³4 13³ P3 /RCI ³5 4029 12³ P2 Q1 ³6 11³ Q2 /RCO ³7 10³ U//D GND ³8 9³ B//D ÀÄÄÄÄÄÄÄÄÄÄÙ # 4030 Quad 2-input XOR gates. ÚÄÄÄÂÄÄÂÄÄÄ¿ ÚÄÄÄÂÄÄÄÒÄÄÄ¿ _ _ 1A ³1 ÀÄÄÙ 14³ VCC ³ A ³ B º Y ³ Y = A$B = (AúB)+(AúB) 1B ³2 13³ 4B ÆÍÍÍØÍÍÍÎÍÍ͵ 1Y ³3 12³ 4A ³ 0 ³ 0 º 0 ³ 2Y ³4 4030 11³ 4Y ³ 0 ³ 1 º 1 ³ 2A ³5 10³ 3Y ³ 1 ³ 0 º 1 ³ 2B ³6 9³ 3B ³ 1 ³ 1 º 0 ³ GND ³7 8³ 3A ÀÄÄÄÁÄÄÄÐÄÄÄÙ ÀÄÄÄÄÄÄÄÄÄÄÙ # 4031 64-bit serial-in serial-out shift register. S selects between D (when 0) and E serial inputs. Y is Q delayed by half a cycle (i.e. clocked on falling edge). ÚÄÄÄÂÄÄÂÄÄÄ¿ E ³1 ÀÄÄÙ 16³ VCC CLK ³2 15³ D ³3 14³ ³4 13³ Y ³5 4031 12³ Q ³6 11³ /Q ³7 10³ S GND ³8 9³ CLKout ÀÄÄÄÄÄÄÄÄÄÄÙ # 4032 Triple serial adder. Each section can be used to add long binary words, one bit on each clock cycle. CRST resets the internal carry flip-flop after one clock delay. The INV inputs can be used to invert the sum output (giving a 1's-complemented result). ÚÄÄÄÂÄÄÂÄÄÄ¿ 3ä ³1 ÀÄÄÙ 16³ VCC 3INV ³2 15³ 3A CLK ³3 14³ 3B 2ä ³4 13³ 2A 2INV ³5 4032 12³ 2B CRST ³6 11³ 1B 1INV ³7 10³ 1A GND ³8 9³ 1ä ÀÄÄÄÄÄÄÄÄÄÄÙ # 4033 4-bit asynchronous decade counter with 7-segment decoder, ripple blanking, ripple carry, reset and both active high and active low clocks. ÚÄÄÄÂÄÄÂÄÄÄ¿ CLK1 ³1 ÀÄÄÙ 16³ VCC /CLK2 ³2 15³ RST RBI ³3 14³ LT RBO ³4 13³ YC CO ³5 4033 12³ YB YF ³6 11³ YE YG ³7 10³ YA GND ³8 9³ YD ÀÄÄÄÄÄÄÄÄÄÄÙ # 4034 8-bit bidirectional shift register with dual parallel I/O ports and selectable synchronous/asynchronous parallel load. ÚÄÄÄÄÄÂÄÄÂÄÄÄÄÄ¿ A0 ³1 ÀÄÄÙ 24³ VCC A1 ³2 23³ B0 A2 ³3 22³ B1 A3 ³4 21³ B2 A4 ³5 20³ B3 A5 ³6 19³ B4 A6 ³7 4034 18³ B5 A7 ³8 17³ B6 ENA ³9 16³ B7 D ³10 15³ CLK B//A ³11 14³ SY//ASY GND ³12 13³ LD//SH ÀÄÄÄÄÄÄÄÄÄÄÄÄÄÄÙ # 4035 4-bit inverting/noninverting shift register with J-/K inputs and asynchronous reset. ÚÄÄÄÂÄÄÂÄÄÄ¿ Q3 ³1 ÀÄÄÙ 16³ VCC /INV ³2 15³ Q2 /K ³3 14³ Q1 J ³4 13³ Q0 RST ³5 4035 12³ P0 CLK ³6 11³ P1 LD//SH ³7 10³ P2 GND ³8 9³ P3 ÀÄÄÄÄÄÄÄÄÄÄÙ # 4038 Triple negative-edge-triggered serial adder. Each section can be used to add long binary words, one bit on each clock cycle. CRST resets the internal carry flip-flop after one clock delay. The INV inputs can be used to invert the sum output (giving a 1's-complemented result). ÚÄÄÄÂÄÄÂÄÄÄ¿ 3ä ³1 ÀÄÄÙ 16³ VCC 3INV ³2 15³ 3A /CLK ³3 14³ 3B 2ä ³4 13³ 2A 2INV ³5 4038 12³ 2B CRST ³6 11³ 1B 1INV ³7 10³ 1A GND ³8 9³ 1ä ÀÄÄÄÄÄÄÄÄÄÄÙ # 4040, 744040 12-bit asynchronous binary counter with reset. ÚÄÄÄÂÄÄÂÄÄÄ¿ Q11 ³1 ÀÄÄÙ 16³ VCC Q5 ³2 15³ Q10 Q4 ³3 14³ Q9 Q6 ³4 13³ Q7 Q3 ³5 4040 12³ Q8 Q2 ³6 11³ RST Q1 ³7 10³ /CLK GND ³8 9³ Q0 ÀÄÄÄÄÄÄÄÄÄÄÙ # 4041 Quad buffers with complementary outputs. ÚÄÄÄÂÄÄÂÄÄÄ¿ ÚÄÄÄÒÄÄÄÂÄÄÄ¿ 1Y ³1 ÀÄÄÙ 14³ VCC ³ A º Y ³/Y ³ Y = A /1Y ³2 13³ 4A ÆÍÍÍÎÍÍÍØÍÍ͵ 1A ³3 12³ /4Y ³ 0 º 0 ³ 1 ³ 2Y ³4 4041 11³ 4Y ³ 1 º 1 ³ 0 ³ /2Y ³5 10³ 3A ÀÄÄÄÐÄÄÄÁÄÄÄÙ 2A ³6 9³ /3Y GND ³7 8³ 3Y ÀÄÄÄÄÄÄÄÄÄÄÙ # 4042 4-bit transparent latch with selectable latch enable polarity and complementary outputs. ÚÄÄÄÂÄÄÂÄÄÄ¿ ÚÄÄÄÂÄÄÄÂÄÄÄÒÄÄÄÂÄÄÄ¿ Q3 ³1 ÀÄÄÙ 16³ VCC ³ LE³ LP³ D º Q ³/Q ³ Q0 ³2 15³ /Q3 ÆÍÍÍØÍÍÍØÍÍÍÎÍÍÍØÍÍ͵ /Q0 ³3 14³ D3 ³ 0 ³ 0 ³ 0 º 0 ³ 1 ³ D0 ³4 13³ D2 ³ 0 ³ 0 ³ 1 º 1 ³ 0 ³ LE ³5 4042 12³ /Q2 ³ 1 ³ 0 ³ X º - ³ - ³ LP ³6 11³ Q2 ³ 1 ³ 1 ³ 0 º 0 ³ 1 ³ D2 ³7 10³ Q1 ³ 1 ³ 1 ³ 1 º 1 ³ 0 ³ GND ³8 9³ /Q1 ³ 0 ³ 1 ³ X º - ³ - ³ ÀÄÄÄÄÄÄÄÄÄÄÙ ÀÄÄÄÁÄÄÄÁÄÄÄÐÄÄÄÁÄÄÄÙ # 4043 Quad 3-state S-R latches with overriding set. ÚÄÄÄÂÄÄÂÄÄÄ¿ ÚÄÄÄÂÄÄÄÂÄÄÄÒÄÄÄ¿ 1Q ³1 ÀÄÄÙ 16³ VCC ³ S ³ R ³ OEº Q ³ 2Q ³2 15³ 1R ÆÍÍÍØÍÍÍØÍÍÍÎÍÍ͵ 2R ³3 14³ 1S ³ X ³ X ³ 0 º Z ³ 2S ³4 13³ ³ 0 ³ 0 ³ 1 º - ³ OE ³5 4043 12³ 4S ³ 0 ³ 1 ³ 1 º 1 ³ 3S ³6 11³ 4R ³ 1 ³ 0 ³ 1 º 0 ³ 3R ³7 10³ 4Q ³ 1 ³ 1 ³ 1 º 1 ³ GND ³8 9³ 3Q ÀÄÄÄÁÄÄÄÁÄÄÄÐÄÄÄÙ ÀÄÄÄÄÄÄÄÄÄÄÙ # 4044 Quad 3-state S-R latches with overriding reset. ÚÄÄÄÂÄÄÂÄÄÄ¿ ÚÄÄÄÂÄÄÄÂÄÄÄÒÄÄÄ¿ 1Q ³1 ÀÄÄÙ 16³ VCC ³ S ³ R ³ OEº Q ³ ³2 15³ 4S ÆÍÍÍØÍÍÍØÍÍÍÎÍÍ͵ 2S ³3 14³ 4R ³ X ³ X ³ 0 º Z ³ 2R ³4 13³ 2Q ³ 0 ³ 0 ³ 1 º - ³ OE ³5 4044 12³ 4R ³ 0 ³ 1 ³ 1 º 1 ³ 3S ³6 11³ 4S ³ 1 ³ 0 ³ 1 º 0 ³ 3R ³7 10³ 4Q ³ 1 ³ 1 ³ 1 º 0 ³ GND ³8 9³ 3Q ÀÄÄÄÁÄÄÄÁÄÄÄÐÄÄÄÙ ÀÄÄÄÄÄÄÄÄÄÄÙ # 4045 21-bit asynchronous binary counter with oscillator and reset input. Only two 3% duty cycle outputs (180ø out of phase) from the last counter stage are available. Can be used to generate a 1Hz clock signal using a 2.097152MHz crystal. P and N MOSFET source connections from the oscillator inverter are brought out of the package to allow the use of source resistors, but usually pS=VCC and nS=GND. ÚÄÄÄÂÄÄÂÄÄÄ¿ pS ³1 ÀÄÄÙ 16³ X1 nS ³2 15³ X0 VCC ³3 14³ GND ³4 13³ ³5 4045 12³ ³6 11³ QA ³7 10³ QB ³8 9³ ÀÄÄÄÄÄÄÄÄÄÄÙ # 4046, 744046 Phase Locked Loop. ÚÄÄÄÂÄÄÂÄÄÄ¿ PCPout ³1 ÀÄÄÙ 16³ VCC PC1out ³2 15³ Zener PCinB ³3 14³ PCinA VCOout ³4 13³ PC2out /EN ³5 4046 12³ R2 C1A ³6 11³ R1 C1B ³7 10³ SFout GND ³8 9³ VCOin ÀÄÄÄÄÄÄÄÄÄÄÙ # 4047 Low-power astable/monostable multivibrator with oscillator output. ÚÄÄÄÂÄÄÂÄÄÄ¿ Cext ³1 ÀÄÄÙ 14³ VCC Rext ³2 13³ OSC RCext ³3 12³ RETRIG /AST ³4 4047 11³ /Q AST ³5 10³ Q /TR ³6 9³ RST GND ³7 8³ TR ÀÄÄÄÄÄÄÄÄÄÄÙ # 4048 3-state 8-input multifunction gate. ÚÄÄÄÂÄÄÂÄÄÄ¿ ÚÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄÒÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄ¿ Y ³1 ÀÄÄÙ 16³ VCC ³ S2³ S1³ S0³ OEº Output function ³ OE ³2 15³ X ÆÍÍÍØÍÍÍØÍÍÍØÍÍÍÎÍÍÍÍÍÍÍÍÍÍÍÍÍÍÍÍÍÍÍÍÍÍÍ͵ A ³3 14³ H ³ X ³ X ³ X ³ 0 º Z ³ B ³4 13³ G ³ 0 ³ 0 ³ 0 ³ 1 º 8-input NOR ³ C ³5 4048 12³ F ³ 0 ³ 0 ³ 1 ³ 1 º 8-input OR ³ D ³6 11³ E ³ 0 ³ 1 ³ 0 ³ 1 º 2-wide 4-input OR-AND ³ S1 ³7 10³ S2 ³ 0 ³ 1 ³ 1 ³ 1 º 2-wide 4-input OR-NAND ³ GND ³8 9³ S0 ³ 1 ³ 0 ³ 0 ³ 1 º 8-input AND ³ ÀÄÄÄÄÄÄÄÄÄÄÙ ³ 1 ³ 0 ³ 1 ³ 1 º 8-input NAND ³ ³ 1 ³ 1 ³ 0 ³ 1 º 2-wide 4-input AND-NOR ³ ³ 1 ³ 1 ³ 1 ³ 1 º 2-wide 4-input AND-OR ³ ÀÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄÐÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÄÙ # 4049, 744049 Hex inverters with high-to-low level shifter inputs. ÚÄÄÄÂÄÄÂÄÄÄ¿ ÚÄÄÄÒÄÄÄ¿ _ VCC ³1 ÀÄÄÙ 16³ ³ A º/Y ³ /Y = A /Y1 ³2 15³ /Y6 ÆÍÍÍÎÍÍ͵ A1 ³3 14³ A6 ³ 0 º 1 ³ /Y2 ³4 13³ ³ 1 º 0 ³ A2 ³5 4049 12³ /Y5 ÀÄÄÄÐÄÄÄÙ /Y3 ³6 11³ A5 A3 ³7 10³ /Y4 GND ³8 9³ A4 ÀÄÄÄÄÄÄÄÄÄÄÙ # 4050, 744050 Hex buffers with high-to-low level shifter inputs. ÚÄÄÄÂÄÄÂÄÄÄ¿ ÚÄÄÄÒÄÄÄ¿ VCC ³1 ÀÄÄÙ 16³ ³ A º Y ³ Y = A Y1 ³2 15³ Y6 ÆÍÍÍÎÍÍ͵ A1 ³3 14³ A6 ³ 0 º 0 ³ Y2 ³4 13³ ³ 1 º 1 ³ A2 ³5 4050 12³ Y5 ÀÄÄÄÐÄÄÄÙ Y3 ³6 11³ A5 A3 ³7 10³ Y4 GND ³8 9³ A4 ÀÄÄÄÄÄÄÄÄÄÄÙ # 4051, 744051 8-to-1 line analog multiplexer/demultiplexer with dual power supply. VEE supply may not be more positive than GND. ÚÄÄÄÂÄÄÂÄÄÄ¿ X4 ³1 ÀÄÄÙ 16³ VCC X6 ³2 15³ X2 Y ³3 14³ X1 X7 ³4 13³ X0 X5 ³5 4051 12³ X3 /EN ³6 11³ S0 VEE ³7 10³ S1 GND ³8 9³ S2 ÀÄÄÄÄÄÄÄÄÄÄÙ # 4052, 744052 8-to-2 line analog multiplexer/demultiplexer with dual power supply. VEE supply may not be more positive than GND. ÚÄÄÄÂÄÄÂÄÄÄ¿ 1X0 ³1 ÀÄÄÙ 16³ VCC 1X2 ³2 15³ 2X2 1Y ³3 14³ 2X1 1X3 ³4 13³ 2Y 1X1 ³5 4052 12³ 2X0 /EN ³6 11³ 2X3 VEE ³7 10³ S0 GND ³8 9³ S1 ÀÄÄÄÄÄÄÄÄÄÄÙ # 4053, 744053 Triple 2-to-1 line analog multiplexer/demultiplexer with dual power supply. VEE supply may not be more positive than GND. ÚÄÄÄÂÄÄÂÄÄÄ¿ 1X0 ³1 ÀÄÄÙ 16³ VCC 1X1 ³2 15³ 1Y 2X1 ³3 14³ 3Y 2Y ³4 13³ 3X1 2X0 ³5 4053 12³ 3X0 /EN ³6 11³ 3S VEE ³7 10³ 1S GND ³8 9³ 2S ÀÄÄÄÄÄÄÄÄÄÄÙ # 4054 Quad level shifters/LCD drivers with input latches. A level-shifted inverse of the í (phase) input should be connected to the backplane of the LCD; this can be done by using one section of the 4054 with A=0 and LE=1. ÚÄÄÄÂÄÄÂÄÄÄ¿ ÚÄÄÄÂÄÄÄÒÄÄÄ¿ _ 1LE ³1 ÀÄÄÙ 16³ VCC ³ LE³ A º R ³ Y = R$í í ³2 15³ 1A ÆÍÍÍØÍÍÍÎÍÍ͵ 1Y ³3 14³ 2LE ³ 0 ³ X º - ³ 2Y ³4 13³ 2A ³ 1 ³ 0 º 0 ³ 3Y ³5 4054 12³ 3LE ³ 1 ³ 1 º 1 ³ 4Y ³6 11³ 3A ÀÄÄÄÁÄÄÄÐÄÄÄÙ VEE ³7 10³ 4LE GND ³8 9³ 4A ÀÄÄÄÄÄÄÄÄÄÄÙ # 4055 BCD to 7-segment decoder/LCD driver. The ío (phase) output should be connected to the backplane of the LCD. ÚÄÄÄÂÄÄÂÄÄÄ¿ ío ³1 ÀÄÄÙ 16³ VCC A2 ³2 15³ YF A1 ³3 14³ YG A3 ³4 13³ YE A0 ³5 4055 12³ YD íi ³6 11³ YC VEE ³7 10³ YB GND ³8 9³ YA ÀÄÄÄÄÄÄÄÄÄÄÙ # 4056 BCD to 7-segment decoder/LCD driver with input latches. A level-shifted inverse of the í (phase) input should be connected to the backplane of the LCD. ÚÄÄÄÂÄÄÂÄÄÄ¿ LE ³1 ÀÄÄÙ 16³ VCC A2 ³2 15³ YF A1 ³3 14³ YG A3 ³4 13³ YE A0 ³5 4056 12³ YD í ³6 11³ YC VEE ³7 10³ YB GND ³8 9³ YA ÀÄÄÄÄÄÄÄÄÄÄÙ # 4059 Divide by N counter. Ka, Kb, Kc are the modulus (divide by number) of the 1st and last counting sections. N can range from 3 to 15999. The down-counter is preset by 15 jam inputs. ÚÄÄÄÄÄÂÄÄÂÄÄÄÄÄ¿ CLK ³1 ÀÄÄÙ 24³ VCC LD ³2 23³ Q J1 ³3 22³ J5 J2 ³4 21³ J6 J3 ³5 20³ J7 J4 ³6 19³ J8 J16 ³7 4059 18³ J9 J15 ³8 17³ J10 J14 ³9 16³ J11 J13 ³10 15³ J12 Kc ³11 14³ Ka GND ³12 13³ Kb ÀÄÄÄÄÄÄÄÄÄÄÄÄÄÄÙ # 4060, 744060 14-bit asynchronous binary counter with oscillator and reset input. Q0,Q1,Q2 and Q10 outputs are missing. ÚÄÄÄÂÄÄÂÄÄÄ¿ Q11 ³1 ÀÄÄÙ 16³ VCC Q12 ³2 15³ Q9 Q13 ³3 14³ Q7 Q5 ³4 13³ Q8 Q4 ³5 4060 12³ RST Q6 ³6 11³ X1 Q3 ³7 10³ X0 GND ³8 9³ X2 ÀÄÄÄÄÄÄÄÄÄÄÙ # 4063 4-bit noninverting magnitude comparator with cascade inputs. ÚÄÄÄÂÄÄÂÄÄÄ¿ B3 ³1 ÀÄÄÙ 16³ VCC IAB ³4 13³ A2 OA>B ³5 4063 12³ A1 OA=B ³6 11³ B1 OA10kê resistor to ground for square wave output, or to a RC network (R to VCC) for a controlled output pulse width. Maximum guaranteed clock frequency is 500kHz at VCC=+5V (what a pity!!!). ÚÄÄÄÂÄÄÂÄÄÄ¿ SET ³1 ÀÄÄÙ 16³ VCC RST ³2 15³ MONO X1 ³3 14³ /XEN X0 ³4 13³ Q X2 ³5 4536 12³ S3 /DIV256 ³6 11³ S2 CLKEN ³7 10³ S1 GND ³8 9³ S0 ÀÄÄÄÄÄÄÄÄÄÄÙ # 4538, 744538 Dual precision monostable multivibrator with Schmitt-trigger inputs. Retriggerable, resettable. For 74HC4538 the Cext pin may be grounded. ÚÄÄÄÂÄÄÂÄÄÄ¿ 1Cext ³1 ÀÄÄÙ 16³ VCC 1RCext ³2 15³ 2Cext 1RST ³3 14³ 2RCext 1TR ³4 13³ 2RST /1TR ³5 4538 12³ 2TR 1Q ³6 11³ /2TR /1Q ³7 10³ 2Q GND ³8 9³ /2Q ÀÄÄÄÄÄÄÄÄÄÄÙ # 4543, 744543 BCD to 7-segment decoder/LCD driver with input latch. The í (phase) input should be connected to the backplane of the LCD. ÚÄÄÄÂÄÄÂÄÄÄ¿ LE ³1 ÀÄÄÙ 16³ VCC A2 ³2 15³ YF A1 ³3 14³ YG A3 ³4 13³ YE A0 ³5 4543 12³ YD í ³6 11³ YC BI ³7 10³ YB GND ³8 9³ YA ÀÄÄÄÄÄÄÄÄÄÄÙ # 4555 Dual 1-of-4 noninverting decoder/demultiplexer. ÚÄÄÄÂÄÄÂÄÄÄ¿ ÚÄÄÄÂÄÄÄÂÄÄÄÒÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄ¿ /1EN ³1 ÀÄÄÙ 16³ VCC ³/EN³ S1³ S0º Y0³ Y1³ Y2³ Y3³ 1S0 ³2 15³ /2EN ÆÍÍÍØÍÍÍØÍÍÍÎÍÍÍØÍÍÍØÍÍÍØÍÍ͵ 1S1 ³3 14³ 2S0 ³ 1 ³ X ³ X º 0 ³ 0 ³ 0 ³ 0 ³ 1Y0 ³4 13³ 2S1 ³ 0 ³ 0 ³ 0 º 1 ³ 0 ³ 0 ³ 0 ³ 1Y1 ³5 4555 12³ 2Y0 ³ 0 ³ 0 ³ 1 º 0 ³ 1 ³ 0 ³ 0 ³ 1Y2 ³6 11³ 2Y1 ³ 0 ³ 1 ³ 0 º 0 ³ 0 ³ 1 ³ 0 ³ 1Y3 ³7 10³ 2Y2 ³ 0 ³ 1 ³ 1 º 0 ³ 0 ³ 0 ³ 1 ³ GND ³8 9³ 2Y3 ÀÄÄÄÁÄÄÄÁÄÄÄÐÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄÙ ÀÄÄÄÄÄÄÄÄÄÄÙ # 4556 Dual 1-of-4 inverting decoder/demultiplexer. ÚÄÄÄÂÄÄÂÄÄÄ¿ ÚÄÄÄÂÄÄÄÂÄÄÄÒÄÄÄÂÄÄÄÂÄÄÄÂÄÄÄ¿ /1EN ³1 ÀÄÄÙ 16³ VCC ³/EN³ S1³ S0º/Y0³/Y1³/Y2³/Y3³ 1S0 ³2 15³ /2EN ÆÍÍÍØÍÍÍØÍÍÍÎÍÍÍØÍÍÍØÍÍÍØÍÍ͵ 1S1 ³3 14³ 2S0 ³ 1 ³ X ³ X º 1 ³ 1 ³ 1 ³ 1 ³ /1Y0 ³4 13³ 2S1 ³ 0 ³ 0 ³ 0 º 0 ³ 1 ³ 1 ³ 1 ³ /1Y1 ³5 4556 12³ /2Y0 ³ 0 ³ 0 ³ 1 º 1 ³ 0 ³ 1 ³ 1 ³ /1Y2 ³6 11³ /2Y1 ³ 0 ³ 1 ³ 0 º 1 ³ 1 ³ 0 ³ 1 ³ /1Y3 ³7 10³ /2Y2 ³ 0 ³ 1 ³ 1 º 1 ³ 1 ³ 1 ³ 0 ³ GND ³8 9³ /2Y3 ÀÄÄÄÁÄÄÄÁÄÄÄÐÄÄÄÁÄÄÄÁÄÄÄÁÄÄÄÙ ÀÄÄÄÄÄÄÄÄÄÄÙ # 4585 4-bit noninverting magnitude comparator with cascade inputs. ÚÄÄÄÂÄÄÂÄÄÄ¿ B2 ³1 ÀÄÄÙ 16³ VCC A2 ³2 15³ A3 OA=B ³3 14³ B3 IA>B ³4 13³ OA>B IA